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Título: Implementação do algoritmo Radix-2 para cálculo da FFT em FPGA
Título(s) alternativo(s): Implementation of the Radix-2 algorithm for the calculation of FFT in FPGA
Autor(es): Barbosa, Callebe Soares
Orientador(es): Bertotti, Fabio Luiz
Palavras-chave: Fourier, Transformadas de
Algorítmos
Arquitetura de rede de computador
Processamento de imagens
Fourier transformations
Algorithms
Computer network architectures
Image processing
Data do documento: 22-Nov-2018
Editor: Universidade Tecnológica Federal do Paraná
Câmpus: Pato Branco
Referência: BARBOSA, Callebe Soares. Implementação do algoritmo Radix-2 para cálculo da FFT em FPGA. 2018. Trabalho de Conclusão de Curso (Bacharelado em Engenharia Elétrica) - Universidade Tecnológica Federal do Paraná, Pato Branco, 2018.
Resumo: O presente trabalho aborda o desenvolvimento de um hardware dedicado ao cálculo da Transformada Rápida de Fourier (FFT), a partir da implementação do algoritmo Radix-2 em uma FPGA, conferindo paralelismo a fim aumentar a eficiência no cômputo da FFT. Para isso, são introduzidos os conceitos principais sobre a FFT, o algoritmo Radix-2, o algoritmo CORDIC, e o projeto de parâmetros que maximizam o desempenho desses algoritmos. O dispositivo escolhido para implementação é o ZynqBerry - TE0726, o qual é equipado com a FPGA da família Zynq-700. Neste trabalho são implementadas duas arquiteturas de FFT. A primeira FFT possui 16 pontos, e é computada com apenas 12 ciclos de clock, atingindo um desempenho de SQNR de 52dB. A segunda FFT possui 1024 pontos, e é computada com 1728 ciclos clock, atingindo um desempenho SQNR de 41dB. Ao final deste trabalho é possível compreender como é projetado e implementado uma FFT de bom desempenho, em um ambiente vantajoso como a FPGA.
Abstract: The objective of this work is the development of a specific hardware for the calculation of Fast Fourier Transform (FFT), based on the implementation of the Radix-2 algorithm in FPGA, using parallelism to increase the computational efficiency. This work introduce the main concepts about FFT, the Radix-2 algorithm, the CORDIC algorithm, and the project of parameters that maximize the performance of these algorithms. The device chosen for FFT implementation is the ZynqBerry - TE0726, which has an FPGA of the Zynq-700 family.0. Two FFT architectures are implemented in this work; the first FFT has 16 points, and is computed with only 12 cycles of textit clock, achieving a SQNR performance of 52dB. The second FFT has 1024 points, and is computed with 1728 clock cycles, achieving a SQNR performance of 41dB. At the end it is possible to understand how an FFT is designed and implemented in an advantageous environment such as the FPGA.
URI: http://repositorio.roca.utfpr.edu.br/jspui/handle/1/16425
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